ridm@nrct.go.th   ระบบคลังข้อมูลงานวิจัยไทย   รายการโปรดที่คุณเลือกไว้

การทวนสอบวงจรอสมวารแบบควอไซดีเลย์อินเซนซิทีฟโดยซิกแนลทรานสิชันกราฟ

หน่วยงาน จุฬาลงกรณ์มหาวิทยาลัย

รายละเอียด

ชื่อเรื่อง : การทวนสอบวงจรอสมวารแบบควอไซดีเลย์อินเซนซิทีฟโดยซิกแนลทรานสิชันกราฟ
นักวิจัย : เด่นดวง ประดับสุวรรณ
คำค้น : วงจรลอจิก , วงจรอิเล็กทรอนิกส์ , การออกแบบวงจรอิเล็กทรอนิกส์
หน่วยงาน : จุฬาลงกรณ์มหาวิทยาลัย
ผู้ร่วมงาน : อาทิตย์ ทองทักษ์ , จุฬาลงกรณ์มหาวิทยาลัย. บัณฑิตวิทยาลัย
ปีพิมพ์ : 2542
อ้างอิง : 9743329331 , http://cuir.car.chula.ac.th/handle/123456789/5330
ที่มา : -
ความเชี่ยวชาญ : -
ความสัมพันธ์ : -
ขอบเขตของเนื้อหา : -
บทคัดย่อ/คำอธิบาย :

วิทยานิพนธ์ (วท.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2542

การทวนสอบวงจรเป็นกระบวนการที่ใช้ตรวจสอบความถูกต้องตรงกันระหว่างคุณลักษณะของวงจรที่ได้ออกแบบไว้กับวงจรที่ได้จากการสังเคราะห์ วิทยานิพนธ์ฉบับนี้นำเสนอการออกแบบและพัฒนาขั้นตอนวิธีการทวนสอบวงจรอสมวารแบบควอไซดีเลย์อินเซนซิทีฟเชิงลำดับชั้นโดยใช้วิธีการจำลองเชิงเหตุการณ์ ขั้นตอนวิธีการทวนสอบวงจรแบ่งเป็นสองขั้น ได้แก่ ขั้นที่หนึ่งทำการทวนสอบแต่ละวงจรย่อย และขั้นที่สองทำการทวนสอบทั้งวงจรโดยจะพิจารณาเฉพาะสัญญาณเชื่อมต่อของแต่ละวงจรย่อย ในแต่ละขั้นของการทวนสอบจะใช้วิธีการจำลองเชิงเหตุการณ์ด้วยภาษา Verilog กับเวกเตอร์ทดสอบที่สร้างขึ้นมา การสร้างเวกเตอร์ทดสอบจะได้มาจากวิเคราะห์ซิกแนลทรานสิชันกราฟโดยใช้เทคนิคต่างๆ ร่วมกัน ได้แก่ เทคนิคการคอนแทรคซิกแนลทรานสิชันกราฟ แนวความคิดการวิเคราะห์คุณสมบัติ concurrent temporal relation ของการเปลี่ยนแปลงสัญญาณในซิกแนลทรานสิชันกราฟสำหรับวงจรที่มีการทำงานแบบอินพุต-เอาต์พุต และเทคนิคการทดสอบเส้นทางพื้นฐาน นอกจากนี้ยังประยุกต์ใช้เทคนิคการประเมินความเชื่อถือได้ด้านเวลาของวงจรอสมวารเพื่อตรวจสอบความถูกต้องในการทำงานของวงจรที่มีโมเดลความหน่วงแบบควอไซดีเลย์อินเซนซิทีฟด้วย ขั้นตอนวิธีการทวนสอบวงจรอสมการที่ได้นำเสนอในงานวิจัยฉบับนี้ เป็นวิธีการทวนสอบอย่างกึ่งแบบแผนแบบ smart simulation นับเป็นวิธีการทวนสอบที่ได้นำเสนอเพื่อแก้ไขข้อจำกัดของวิธีการทวนสอบแบบเดิม ซึ่งจากผลการทดลองในการสร้างเวกเตอร์ทดสอบเพื่อทำการทวนสอบขั้นที่หนึ่งกับเกณฑ์เปรียบเทียบสมรรถนะแสดงให้เห็นว่าเมื่อนำตัววัดทางซอฟต์แวร์ ได้แก่ ค่าความซับซ้อนไซโคลเมติกมาใช้เป็นแนวทางกำหนดจำนวนเวกเตอร์ทดสอบจะสามารถลดจำนวนเวกเตอร์ทดสอบได้เท่ากับ 21.08% จากจำนวนเวกเตอร์ทดสอบที่เป็นไปได้ทั้งหมด และสามารถลดจำนวนเวกเตอร์ทดสอบได้เท่ากับ 87.81% เมื่อเทียบกับวิธีการทวนสอบแบบทั้งวงจร นอกจากนี้ขั้นตอนวิธีการทวนสอบเชิงลำดับชั้นยังมีข้อดีอื่นๆ อีก ได้แก่ ช่วยลดความซับซ้อนในการทวนสอบทั้งวงจร สามารถตรวจพบความผิดพลาดได้รวดเร็วโดยไม่จำเป็นต้องทำการทวนสอบทั้งวงจรเสร็จสิ้น และสามารถนำผลการทวนสอบมาใช้กับวงจรย่อยที่มีโครงสร้างเหมือนกันได้อีก

บรรณานุกรม :
เด่นดวง ประดับสุวรรณ . (2542). การทวนสอบวงจรอสมวารแบบควอไซดีเลย์อินเซนซิทีฟโดยซิกแนลทรานสิชันกราฟ.
    กรุงเทพมหานคร : จุฬาลงกรณ์มหาวิทยาลัย.
เด่นดวง ประดับสุวรรณ . 2542. "การทวนสอบวงจรอสมวารแบบควอไซดีเลย์อินเซนซิทีฟโดยซิกแนลทรานสิชันกราฟ".
    กรุงเทพมหานคร : จุฬาลงกรณ์มหาวิทยาลัย.
เด่นดวง ประดับสุวรรณ . "การทวนสอบวงจรอสมวารแบบควอไซดีเลย์อินเซนซิทีฟโดยซิกแนลทรานสิชันกราฟ."
    กรุงเทพมหานคร : จุฬาลงกรณ์มหาวิทยาลัย, 2542. Print.
เด่นดวง ประดับสุวรรณ . การทวนสอบวงจรอสมวารแบบควอไซดีเลย์อินเซนซิทีฟโดยซิกแนลทรานสิชันกราฟ. กรุงเทพมหานคร : จุฬาลงกรณ์มหาวิทยาลัย; 2542.